Nagare Labs 推 Z2RAM 破 AI 内存墙
背景：内存带宽增速长期落后算力
过去三十年，峰值算力年增约 70%，而内存带宽年增约 20%，两者差距已达数量级，生成式 AI 推理负载因此受制于逻辑与存储之间的架构鸿沟。当前方案中，片上 SRAM 带宽极高但密度扩展停滞，占用昂贵逻辑裸片面积；片外 DRAM 与高带宽内存（HBM）容量大，却因数据跨封装与中介层互连搬运而付出延迟、散热与能耗代价。数据搬运越多，处理器空转越久，超大规模数据中心的基础设施与电力成本随之攀升。
核心信息：Z2RAM 统一速度与密度
Nagare Labs 是从佐治亚理工学院分拆出的初创公司，由 Suman Datta 博士与 Shimeng Yu 博士共同创立。Datta 是英特尔 High-k/Metal Gate 与 Tri-gate 逻辑晶体管架构的共同发明人，Yu 则是开源仿真器 NeuroSim 的创建者。公司此次结束隐身，获得由 Playground Global 领投的 500 万美元融资。
其核心技术 Z2RAM 是一种基于晶体管的无电容存储架构，将类 SRAM 的速度与 DRAM 级位密度整合到单一存储层级。无电容设计降低了功耗，并使其适合在逻辑裸片之上进行 3D 异质集成，从而绕过传统存储墙。与以往因特殊材料或复杂可靠性物理而停滞的新架构尝试不同，Nagare 强调该技术采用标准后段制程（BEOL）集成，使用晶圆厂兼容的材料、工具与化学品；Z2RAM 架构具备 3D 位成本可扩展性，多层结构可用单次光刻曝光完成，无需昂贵的 EUV 设备。
对产业链的影响：存储层级与先进封装交汇
从产业链位置看，Z2RAM 落在存储制造与先进封装（advanced packaging）的交汇处。若其 3D 异质集成路径成立，存储将不再只是封装外的独立芯片，而是直接堆叠于逻辑裸片之上，这对中介层、微凸块与混合键合等封装环节提出新的协同需求，同时也为晶圆厂的后段制程产能打开新用途。对 AI 芯片设计者而言，单一存储层级若能同时提供带宽与容量，可减少对 HBM 堆栈与片上 SRAM 面积的依赖，进而影响系统级成本与功耗预算。不过，该技术仍处于早期阶段，500 万美元融资规模表明其距离大规模量产尚有距离，后端工艺兼容性与良率将是后续验证重点。
结语
AI 算力瓶颈正从逻辑转向存储，Nagare Labs 的 Z2RAM 试图以架构创新而非材料突破来拆解这一矛盾。其价值不仅在于性能指标，更在于是否真能借现有晶圆厂基础设施落地——这决定了它能否从实验室走向 AI 系统的存储层级。
