PDN电压不达标？回路电感才是关键

行业背景：PDN设计中的常见误区

在高速数字系统中，电源分配网络（PDN）的稳定性直接影响芯片性能。当电压轨在负载下超出容差时，工程师常首先增加去耦电容，但往往效果不佳。根本原因在于，电容与IC之间电流回路的电感限制了高频去耦效果，而非电容量不足。

核心信息：回路电感主导PDN阻抗

去耦电容通过提供局部电荷储备来抑制电压噪声，但电流必须完成从电容正极经走线、过孔到IC电源引脚，再经接地引脚返回电容负极的完整回路。该回路中每个导体都贡献电感，包括电容等效串联电感（ESL）、走线电感、过孔电感和平面扩散电感。对于典型陶瓷贴片电容，ESL约1 nH，而一对直径8 mil、间距40 mil、高度60 mil的过孔，其回路电感约1.53 nH，已超过电容自身ESL。因此，安装路径（过孔和走线）在总回路电感中占主导地位。

实际电容仅在自谐振频率以下呈容性，典型0.1 μF陶瓷电容自谐振频率在10-30 MHz。超过该频率后，电容阻抗随频率升高而增加，表现为感性。并联多个电容可降低有效ESL和ESR，但每个电容的安装电感仍会累加。若单个电容走线-过孔回路电感为2-3 nH，并联十个后有效回路电感仍约0.2-0.3 nH，加上共享平面扩散电感，高频段改善有限。增加电容数量无法改变安装几何结构。

对产业链的影响：布局优化与设计工具

解决PDN问题的关键在于减小回路面积，而非增加电容。具体措施包括：缩短电容焊盘到过孔的走线，过孔尽量靠近焊盘甚至采用盘中孔；电源平面和地平面相邻层设置并减小间距以降低扩散电感；电容靠近IC电源引脚放置。此外，平面间电容在几百MHz以上成为重要去耦因素，其安装电感几乎为零，可通过薄介电间距（3-4 mil）的叠层设计增强。这些优化直接影响PCB布局质量，对高速板设计至关重要。

EDA工具如Sigrity X Aurora的Power Inductance Workflow可测量每个去耦电容的回路电感，帮助识别布局问题。压降工作流显示电流密度最高位置，指导布局调整。这体现了EDA工具在PDN优化中的价值，属于设计方法学范畴。

结语：几何结构决定PDN性能

PDN阻抗本质受物理几何控制，包括回路面积、过孔参数、平面间距和走线尺寸。这些布局细节决定去耦策略能否生效。工程师应从布局入手优化回路，而非单纯调整物料清单。对于PCB设计者和元器件选型人员，理解回路电感机制有助于提升设计成功率。

来源：电子发烧友