PDN 电压不达标？回路电感才是关键，加电容无效

行业背景：PDN 设计中的常见误区

在高速数字电路设计中，电源分配网络（PDN）的完整性直接影响芯片能否稳定工作。当电压轨在负载下超出容差范围时，工程师的第一反应通常是增加去耦电容器。然而，实际案例表明，盲目增加电容数量往往无法解决问题，甚至可能毫无改善。

核心信息：回路电感主导 PDN 阻抗

问题的根源在于电容与 IC 之间电流回路的电感。该电感由物理布局决定，包括走线长度、过孔与平面层的连接方式，以及电流完成回路所需的总距离。总回路电感由四部分叠加：电容器自身的等效串联电感（ESL，典型陶瓷贴片电容约 1 nH）、电容焊盘到过孔的走线电感、过孔电感（取决于过孔直径、高度及电源-地过孔间距），以及平面扩散电感。

以直径 8 mil、中心间距 40 mil、高度 60 mil（1.5 mm）的过孔对为例，仅过孔回路电感就约 1.53 nH，已大于电容自身 ESL。这意味着过孔和走线连接在总回路电感中占主导地位。若安装几何结构是瓶颈，增加电容器只是将更多电容堆叠在同一个电感瓶颈之后，无法降低高频阻抗。

实际电容器仅在低于自谐振频率时呈容性。典型 0.1 μF 陶瓷电容的自谐振频率在 10 至 30 MHz 之间，超过该频率后阻抗随频率升高而增大，表现为感性。并联多个电容可降低有效 ESL 和 ESR，但每个新增电容的安装电感仍会累加。若每个电容的走线-过孔回路电感为 2 至 3 nH，并联十个后仅安装本身仍产生约 0.2 至 0.3 nH 有效回路电感，加上共享平面的扩散电感，高频段改善有限。

对产业链的影响：布局优化与设计工具

解决 PDN 问题需从布局入手，减小回路面积。具体措施包括：缩短电容焊盘到过孔的走线，过孔尽量靠近焊盘甚至采用盘中孔；电源平面和地平面置于相邻层并减小间距以降低扩散电感；电容尽可能靠近 IC 电源引脚放置。此外，增加走线宽度、减小器件层与参考平面间距也可降低回路电感。

在几百 MHz 以上，电源平面与接地平面之间的平面电容成为重要因素。其电容值取决于平面重叠面积、层间距及介电常数，且安装电感几乎为零，高频下仍有效。采用薄介电间距（3 至 4 mil）的相邻平面设计可提供显著板内去耦。

PDN 阻抗本质上受物理几何结构控制。EDA 工具如 Sigrity X Aurora 的 Power Inductance Workflow 可基于布线版图测量每个去耦电容的回路电感，识别高电感电容并定位布局问题。修正方向应是调整布局，而非更换物料清单（BOM）。

结语

PDN 设计是一个几何问题。回路面积、过孔参数、平面间距和走线尺寸直接决定去耦策略能否生效。在增加电容之前，优先优化布局，缩短电流回路，才能有效解决电压不达标问题。

来源：电子发烧友