AI 重塑半导体：英特尔代工的多维扩展路径
行业背景：AI 扩展的瓶颈已从晶体管转移
多年来，半导体行业衡量进步的核心标尺是晶体管密度。但在 AI 负载面前，这一标尺正在失效。在近期举行的全球半导体联盟（GSA）欧洲高管论坛上，英特尔代工方面指出，供电、连接性、先进封装与供应链韧性正成为制约 AI 规模扩展的主要因素。换言之，产业链的竞争焦点正从制造环节的单一节点，转向封装、互连与系统协同。
核心信息：三类 AI 趋势倒逼制造范式变化
英特尔代工将影响未来硅片需求的力量归纳为三类。代理式 AI 带来多步推理负载，行为比传统计算更难预测，对供电和高性能连接提出更高要求；物理 AI 把智能推向边缘设备和现实系统，要求可扩展的自动化与建模能力来支撑低成本、高良率制造；主权 AI 则推动制造与供应链向安全、有韧性、地理多元的方向布局。英特尔代工目前在北美、欧洲和亚洲均保有生产能力，客户可据此选择产品制造地点。
在技术路径上，行业已从单芯片系统级芯片（SoC）转向由多个专用裸片、存储堆栈和加速器组成的芯粒（chiplet）架构。英特尔代工强调，扩展不再只是缩小晶体管，而是优化从计算、存储到封装和互连的整个系统。其 Intel 18A 节点采用 RibbonFET 全环绕栅极（GAA）晶体管，并引入 PowerVia 背面供电技术，将供电走线移至晶圆背面，与正面信号互连分离，以降低电阻、电压降和供电噪声。配合高密度金属-绝缘体-金属（MIM）电容，该架构改善了电源完整性。英特尔代工公布的数据显示，PowerVia 可带来最高 10% 的单元利用率提升和 4% 的等功耗性能改善，晶体管层连接依靠比传统硅通孔（TSV）小约 500 倍的纳米级 TSV 实现。
在封装环节，英特尔代工提供 EMIB-T、Foveros 和 Foveros Direct 等技术。EMIB-T 将功率传输能力集成到桥接结构中，有助于改善多裸片 AI 系统的供电效率并减少电感压降，在许多应用中还可省去完整硅中介层，从而降低封装材料需求。Foveros Direct 则利用混合键合实现 3D 集成，让设计者把前沿计算裸片堆叠在优化过的基座裸片上。芯粒之间的通信由 UCIe 标准互连承担，面向高带宽、低时延的异构集成。
对产业链的影响：制造端与封装端同时被 AI 改造
值得 PCB 与电子组装读者关注的是，AI 对半导体产业链的改造同时发生在两个方向。一方面，背面供电、混合键合和 2.5D/3D 集成把更多复杂度压到封装与载板环节，对封装基板、互连密度和供电完整性提出更高要求；另一方面，英特尔代工正在用机器学习反哺制造本身。其工厂每周收集近十亿张图像，产生 PB 级制造数据，ML 系统用于缺陷检测、失效模式分类、良率风险识别和设计规则改进。工程师还借助神经网络和集成决策树定位根因，并用数字孪生与预测性维护系统监控设备状态，以减少非计划停机。在设计端，AI 被用于设计技术协同优化（DTCO），在功耗、性能和面积（PPA）的巨大设计空间中加速寻优。
按照英特尔代工披露的进度，Intel 18A 相较 Intel 3 可提供约 18% 的每瓦性能提升，目前已进入风险生产的 Intel 18A-P 预计在此基础上再提升 9%。这些数字来自其技术简报及 IEEE/JSAP VLSI 研讨会论文，具体测试条件以原文脚注为准。
结语
AI 既是半导体制造要服务的负载，也成为制造本身提效的工具。对上游材料、封装基板与组装环节而言，真正的增量不在晶体管本身，而在供电架构、芯粒互连和封装集成的协同演进之中。
