AI芯片设计规模激增，硬件辅助验证成关键支撑

AI驱动芯片设计规模扩张，验证环节面临新挑战

生成式AI模型训练、智能汽车与通用智能研究持续推高算力需求，先进IC制程与3D IC技术使芯片设计规模达到数百亿门级。以云服务提供商的生成式AI加速器为例，其采用3nm工艺的大尺寸裸片等效门数约200亿，集成大规模专用向量处理器阵列、存储器单元、CPU与DSP核心以及高带宽I/O接口。此类设计由NVIDIA、AMD、英特尔、高通等企业主导，服务于云服务提供商、数据中心与汽车制造商等系统级客户。对系统级客户而言，产品是芯片装配于电路板并运行完整软件栈的完整系统，验证需求已从单一芯片功能正确性扩展到软硬件协同与系统级行为验证。

硬件辅助验证方法论：硬件加速与FPGA原型验证互补

硬件辅助验证（HAV）涵盖硬件加速与基于FPGA的原型验证两类技术。硬件加速基于RTL代码构建可执行模型，提供对设计功能的全面可观测性，支持深入调试与功能验证，确保设计在进入版图规划与流片制造前符合规格。基于FPGA的原型验证在可观测性上做出妥协，换取较硬件加速提升5至10倍的执行速度，使软件团队能在实体芯片就绪前开展固件与应用程序开发，并提前完成系统级验证。两类技术相辅相成，共同帮助企业提升产品可靠性与开发效率。

西门子近期发布的Veloce CS硬件加速系统由Veloce Strato CS硬件加速仿真平台、Veloce Primo CS企业级原型验证平台与Veloce proFPGA CS基于FPGA的原型验证平台三大组件构成，代表当前硬件辅助验证技术的前沿水准。

全设计容量与精细粒度：验证系统的核心需求

AI设计规模可达数百亿门级，设计分割与独立测试平台验证无法准确预测完整设计行为。硬件加速与原型验证系统必须具备承载整个RTL设计的能力，使软件团队能在完整芯片模型上运行完整代码栈。粒度同样关键：硬件团队可能从数千万门级的单个向量处理器起步，随着互联网络搭建、第三方IP集成与完整芯片行为验证推进，系统容量需求逐级提升，最终需要一套完整的硬件辅助验证系统。

性能涵盖执行速度与编译速度。执行速度决定验证团队在有限时间内可尝试的测试数量，直接影响验证覆盖深度；编译速度在验证初期影响迭代周转效率。对于企业级原型验证系统，执行速度决定在完整RTL模型上运行完整软件负载的可行性。超大规模设计项目还需资源共享能力，系统应部署于企业数据中心，支持全球多团队协同与多项目并行。

统一HAV体系：从工程工具到核心基础设施

跨地域团队协作要求硬件加速系统与原型验证系统共享同一RTL模型，且行为表现完全一致。用户界面、命令操作方式或数据表示形式的任何不一致均会造成时间延误与错误风险。AI时代验证重点已从单一芯片功能正确性扩展到软硬件协同、系统级行为验证与应用场景驱动的性能优化，硬件辅助验证正从工程工具演进为支撑AI芯片研发的核心基础设施。能够实现硬件加速、原型验证与软件开发深度融合的统一HAV体系，将成为企业提升研发效率、控制设计风险与加速产品上市的重要竞争优势。

来源：中国电子报 半导体频道