AI 迭代提速，芯片测试体系面临重构

行业背景：芯片迭代追不上 AI 应用

生成式 AI 落地与数据中心算力需求爆发后，算法和业务场景的上线速度与芯片从设计到交付的周期差距越拉越大。一款芯片从设计、验证、流片到整机集成通常需要 18–24 个月，而 AI 方案在这段时间内可能已从 GPU 并行计算转向 GPU+CPU+定制加速器协同调度。芯片完成终测时，当初为它设计的负载场景可能已经改变。

核心信息：测试边界向封装与基板转移

多裸片合封架构让芯片复杂度大幅提升，测试不再只是晶圆厂的一道固定工序。爱德万测试销售副总裁 Scott Segura 指出，基板中集成更多有源器件、排布更紧凑，功能测试开始下沉到基板环节，裸片层面要做性能探测和温度管控。已知合格裸片单颗功耗可达 3 千瓦，需对切割后裸片单独测试。硅光器件现在就要经过五轮测试。

泰瑞达半导体测试事业部产品营销高级总监 Jeorge Hurtarte 表示，晶圆中测、切割裸片探测在晶圆厂完成，中介层基板测试通常交由封测厂（OSAT）完成，地点、测试程序、数据采集体系相互独立，往往无法对接上一轮数据。在无晶圆厂模式下，除非客户拥有全部产权，各方一般不会共享数据。

从晶圆向 310×310mm 面板工艺转型后，整套设备和流程都要重新开发，封装组装也从同一厂区拆分为晶圆厂与封测厂协同，数据权责问题更加突出。

对产业链的影响：测试强度与成本持续走高

AI 负载对多裸片封装内不同位置产生差异应力，且负载分布随算法快速变化，需要更复杂的多物理场仿真和实时监控。基板集成有源器件后物理访问困难，厂商开始内置自测试电路（BiST），测试逻辑被迫重构。部分客户要求在晶圆中测与切割之间增加晶圆级老化工序，提前筛除早期失效器件。Hurtarte 提到，AI 时代测试强度至少翻倍，算力板卡组装完成后单台价值可达 3–5 万美元，一颗芯粒失效就可能导致整套设备报废。

数据层面，西门子 EDA Calibre 半导体研发主管 Jim Shiely 认为，工具增多导致数据量暴涨，AI 工具可自动转换并统一不同部门的数据链路信息。PDF Solutions 联合创始人 Kimon Michaels 则表示，数据分析要从单一小组事后复盘升级为全厂、全集团乃至供应链网络化分析，行业距离这一目标还有很远。

结语

测试已不再是芯片制造中一道可预测的固定工序。前沿芯片变成定制先进封装内异构芯粒集群后，测试必须为每款芯片定制方案，成本和耗时持续走高。除非 AI 应用模式稳定下来，否则芯片行业就要持续权衡定制化程度与硬件预期服役周期。

来源：电子产品世界 EEPW